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Verificación formal de procesos VHDL utilizando lógica temporal lineal

dc.contributor.authorAguilar Cornejo, Alejandro
dc.date.accessioned2020-08-07T16:31:55Z
dc.date.available2020-08-07T16:31:55Z
dc.date.issued2003
dc.identifier.urihttps://repositorio.cinvestav.mx/handle/cinvestav/277
dc.formatpdf
dc.format.extentxvi, 131 p. :28 cm.
dc.language.isospa
dc.publisherTesis (M.C.)--Centro de Investigación y de Estudios Avanzados del I.P.N. Unidad Guadalajara.
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/4.0
dc.subject.classificationINGENIERÍA Y TECNOLOGÍA
dc.titleVerificación formal de procesos VHDL utilizando lógica temporal lineal
dc.typemasterThesis
dc.contributor.directorGonzález Torres, Raúl Ernesto
dc.identificator7
dc.identifier.marc01104cam a2200229 a 4500
dc.coverage.placeofpublicationGuadalajara, Jalisco, México
dc.description.institutionCINVESTAV
dc.description.unidadUnidad Guadalajara
dc.thesis.areaTecnología y Ciencias de la Ingeniería
dc.thesis.degreedisciplineComputación.
dc.rights.accessopenAccess


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SSIT000007267.pdf
Tamaño:
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Formato:
PDF
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